Quartus-II-四位全加器-豆柴文库

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系统电路架构
练习使用试验箱
VHDL语言入门
EDA软件开发平台161
——QuartusII
设计一个四位的全加器falladder
考虑到低位过来的进位（半加器halfadder不需要考虑低位的进位）
半加器：S=A⊕BC=AB
（半加器的真值表）
输入输出被加数A加数B和数S进位数C0000011010101101（半加器的电路）
见下图
全加器：S=A⊕B⊕CIC=AB+BC+AC
（全加器的真值表）
输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111（全加器的电路）
见下图
注意工程文件名不能以数字开头且不能以下划线结尾


将底层文件生成为顶层文件

将半加器创造为符号图元

由此可以添加所设置的符合元作为库文件

添置原件(半加器作为独立元件在DeviceDesignFiles里添加)

此时半加器可以作为独立的原件作为下一层的电路设计的独立元。

将一位全加器设置为单元，为下面的四位全加器做准备

调用四个一位全加器，作为四位全加器的原件来设计四位全加器

完成四位全加器的制作

也可将输入输出端口改为总线形式：
输入端口a[3..0]、b[3..0]相对应的节点分别为a0a1a2a3;
输出端口sum[3..0]sum0sum1sum2sum3;

连接好电路图，现在开始进行仿真

首先将四位全加器置顶










进行仿真



总结：
Project：add4bit.qpf
半加器halfadder.bdf全加器fallfadder.bdf四位全加器add4bit.bdf完成设计
在编译的过程中要将其设置为顶层文件