VHDL和VerilogHDL的区别.doc

VHDL和VerilogHDL的区别VHDL和VerilogHDL的区别PAGE\*MERGEFORMAT7VHDL和VerilogHDL的区别VHDL与VerlogHDL的不同点序号VHDLVerilog1文件的扩展名不一样.VHD.v2结构不一样包含库、实体、结构体Entity实体名isPort（端口说明）End实体名；Architecture结构体名of实体名is说明部分Begin赋值语句；元件语句；进程语句等；End结构体名;模块结构（module………endmodule）module模块名（端口列表）；输入/输出端口说明；变量类型说明；assign语句（连续赋值语句)；元件例化语句;always@（敏感列表)begin……endendmodule其中assign语句、元件例化语句、always语句的顺序可以更换.3对库文件的要求不一样须有相应的库或程序包支持，实体间调用子程序调用，需要将子程序打成程序包没有专门的库文件(只有基本门的库），模块可以通过例化直接调用,不需要打成程序包。4端口定义的地方不一样在实体中定义在module的模块名后面先列出端口列表，再在模块中用input，output等定义。5端口定义方式不一样端口名［,端口名］：方向数据类型名[DefaultValue];如Q：inoutstd_logic_vector(31downto0）；端口类型端口1,端口2，端口3，…；如：inout[31:0］Q；6端口定义类型不一样有in，out,inout，buffer四种有input，output，inout三种7内部信号声明不一样在结构体中声明，有些局部变量还可在进程中声明在端口定义后进行声明内部变量8数据默认值默认值为本类型的最小非负值(某个类型的范围是以0为对称的)wire类型默认值为z，reg类型默认值为x；9标识符规则不一样不区分大小写区分大小写10关键词要求不一样允许大小写混写如EnTIty关键词必须是小写11常量定义的关键词和格式不一样CONSTANT常量名：数据类型:=表达式；parameter常量名1=表达式，常量名2=表达式，…，常量名n=表达式；12常量表示不一样用双引号,如B“01110”〈位宽>'<进制符号〉〈数字〉8'b1011000113数组定义方式不一样如定义4位数组AA(3DOWNTO0）或者A（0TO3)如定义4位数组AA[3：0]或者A［0：3]14下标名表示不一样用小括号表示，如a(0）用中括号表示,如a［0］15数据对象不一样，且两者变量的含义不一样常量、变量、信号，变量是一个局部量，只能在进程和子程序中使用。变量的赋值是一种理想化的数据传输，是立即发生，不存在任何延时的行为。信号是描述硬件系统的基本数据对象，它类似于连接线.信号可以作为设计实体中并行语句模块间的信息交流通道.数据对象没有默认常量、变量变量是在程序运行时其值可以改变的量。变量默认为wire型16变量定义的格式不一样VARIABLE变量名:数据类型:=初始值；数据类型[位宽］变量1，变量2，…,变量n；17数据类型不一样有布尔(BOOLEAN）数据类型、位（BIT）数据类型、位矢量（BIT_VECTOR）数据类型、标准逻辑位STD_LOGIC数据类型、标准逻辑矢量（STD_LOGIC_VECTOR）数据类型等。VHDL的数据类型比较复杂wire、tri、reg、interger、real、tme型，主要是wire和reg型，比较简单.18赋值不一样按数据对象赋值分，变量赋值用“：=”,信号赋值用“<=”按语句的执行情况分,assign语句或阻塞语句用“="赋值，非阻塞语句用“〈=”19赋值要求不一样强类型语言，赋值两边的赋值目标和表达式的数据类型必须一样。不同类型和宽度的数据之间不能运算和赋值，需要调用库包来完成转换；如：A：inSTD_LOGIC_VECTOR（2DOWNTO0)；B:inSTD_LOGIC_VECTOR（2DOWNTO0）;C：outSTD_LOGIC_VECTOR（3DOWNTO0)则C<=AORB;会出错不是强类型语言，可以自动完成不同类型数据的运算与赋值；如input[2:0］a;input[2:0］b；output［3：0］c;assignc=a|b；语法不会出错20操作符不一样逻辑操作符(LogicaOperator)、关系操作符(RelationaOperator)、算术操作符（ArithmeticOperator）和符号操作符(SignOperator）没有缩减操作符没有三目的条件操作符操作符比较丰富，有算术操作符、逻辑操作符、位运算、关系操作符、等式操作符、缩减操作符、转移操作符、条件操作符、位并接操作符21条件中,等于判断符号不一样等于=;不等于/=等于（==