芯片制造技术.ppt

6.1CPU的设计规范
6.2一个非常简单CPU的设计与实现
6.3相对简单CPU的设计和实现
6.4简单CPU的缺点
6.5实例：8085微处理器的内部结构
CPU设计的两种方法：6.1CPU的设计规范
6.2.1非常简单CPU的设计规范
1．64字节的存储空间，每个字节是8位。
6位宽的地址：A[5..0]
存储器的8位值：D[7..0]
2．一个程序员可以访问的寄存器AC（8位累加器）
3．指令集（4条指令）

4．寄存器一个CPU仅仅就是一个复杂的有限状态机。
设计CPU的途径：
6.2.2从存储器中取指令
一、从存储器中取出指令的操作序列
1.将地址放在地址引脚A[5..0]上，把地址送给
存储器。
2.在给存储器足够的时间处理内部译码并将需
要的指令取出来之后，向存储器发一个信号，使存
储器将此指令输出到它的输出引脚，这些引脚与
CPU的D[7..0]相连接。CPU从这些引脚读入数据。二、取指令周期的状态
FETCH1:AR←PC
FETCH2:DR←M，PC←PC＋1
FETCH3:IR←DR[7..6]，AR←DR[5..0]
◆实现PC加1的两种方案三、取指令周期的状态图
6.2.3指令译码
◆当CPU把一条指令从存储器中取出来之后，它
必须判断所取的是哪种指令，从而可以调用正确的
执行周期。
◆在状态图中，此过程表示为一系列的从取指令
周期结束到各个执行周期之间的分支。
◆对于本CPU，有四条指令，因此有四个不同的
执行周期。6.2.4指令执行
6.2.4.1ADD指令
CPU必须完成两件事情：
◆从存储器中取出一个操作数。
◆将这个操作数和累加器中的值相加，并把结果存
回到累加器中。
ADD1: DR←M
ADD2: AC←AC＋DR
6.2.4.2AND指令
AND1: DR←M
AND2: AC←AC∧DR6.2.4.3JMP指令
JMP1: PC←DR[5..0]
另外一种选择；PC←AR
6.2.4.4INC指令
INC1: AC←AC+1
◆本CPU的状态图
包括了取指、译码和执行周期。
6.2.5建立所需的数据通路
考察存在哪些数据传送从而设计CPU的内部数据通路。
一、与CPU的每个状态相关联的操作
FETCH1:AR←PC
FETCH2:DR←M，PC←PC＋1
FETCH3:IR←DR[7..6]，AR←DR[5..0]
ADD1:DR←M
ADD2:AC←AC＋DR
AND1:DR←M
AND2:AC←AC∧DR
JMP1:PC←DR[5..0]
INC1:AC←AC＋1二、设计数据通路的两种不同方案
1．在所有需要传送数据的部件之间创建一条直接通路。
使用多路选择器或者缓冲器为那些有多个数据源的
寄存器从多个可能的输入中选择一个。
随着CPU复杂度的增加，这种方案将变得不现实。
2．在CPU的内部创建一条总线。在各个部件之间使用总
线传递数据。
三、设计数据通路
第一步：把每个部件都连接到系统总线上
第二步：决定每个部件应该完成的功能
◆将操作重新分组
分组的依据：他们所修改的寄存器。
AR: AR←PC；AR←DR[5..0]
PC: PC←PC＋1；PC←DR[5..0]
DR: DR←M
IR: IR←DR[7..6]
AC: AC←AC＋DR；AC←AC∧DR；AC←AC＋1
◆对每一个操作进行分析从而决定每个部件应该完
成的功能
1.AR，DR以及IR总是从其它一些部件中装入数据
2.PC和AC能够从其它一些部件中装入数据，但它们
还要能够自增他们的当前值。
▲创建一个单独的硬件用来使这两个寄存器的当
前值加1，并且使结果能够重新装入寄存器；
▲把每个寄存器设计为一个计数器而且能够并行的
装载。第三步：修改设计
注意如下几点：
1.AR仅仅向存储器提供数据，除此之外不跟任何部件
传送数据。因此，没有必要将它的输出连接到内部总
线上。
2.IR不通过内部总线向任何其他部件提供数据，所以
IR的输出到内部总线的连接可以删除。
3.AC不向其他任何单元提供数据；因此与内部总线的
连接也可以删除。
4.总线是8位宽，但是并非所有被传送的数据都是8位宽；
有一些是6位宽，有一个是2位宽。必须确定哪些寄存器从总线的哪些位上接收和发送
数据。
5.AC必须能够装载AC和DR的和，以及AC和DR的逻
辑与的结果。CPU必须包含一个能够产生这些结果
的ALU。
第四步：修改后的CPU内部组织结构
（图中的控制信号将会由控制单元来产生）
第五步：必须保证在同一个状态将要发生的传送能够
事实上同时发生。
FETCH2:DR←M，PC←PC＋1
FETCH3:IR←DR[7..6]，AR←DR[5..0]
AR←PC；AR←DR[5..0]
PC←PC＋1；PC←DR[5