CBC模式下的AES加解密装置及方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN106034022A(43)申请公布日2016.10.19(21)申请号201510109337.0(22)申请日2015.03.12(71)申请人中国科学院上海高等研究院地址201210上海市浦东新区海科路99号(72)发明人王凡琦庄健敏张钊锋封松林(74)专利代理机构上海思微知识产权代理事务所(普通合伙)31237代理人郑玮(51)Int.Cl.H04L9/06(2006.01)权利要求书2页说明书9页附图5页(54)发明名称CBC模式下的AES加解密装置及方法(57)摘要本发明公开了一种CBC模式下的AES加解密装置及其方法，该加解密装置包括：输入输出模块，接收上层的输入数据和控制信号并向上层发送处理好的数据和控制信号；反馈及累加模块，根据控制信号完成对输入和输出数据的反馈和累加；AES核模块，根据不同的控制信号完成对输入数据的加解密，所述AES核模块选用128bit密钥长度单模式，采用迭代运算对待加/解密数据进行加解密，每轮迭代运算包括行变换、字节替换、列混淆、轮密钥加，所述AES核模块采用加解密复用组合S盒结构，并采用双路AES报文级实现加解密，本发明实现了较小的面积和较高吞吐量，并且通过报文级并行处理的方法，能够通过双路实现1Gbps以上的吞吐量。CN106034022ACN106034022A权利要求书1/2页1.一种CBC模式下的AES加解密装置，包括：输入输出模块，接收上层的输入数据和控制信号并向上层发送处理好的数据和控制信号；反馈及累加模块，根据控制信号完成对输入和输出数据的反馈和累加；AES核模块，根据不同的控制信号完成对输入数据的加解密，所述AES核模块选用128bit密钥长度单模式，采用迭代运算对待加/解密数据进行加解密，每轮迭代运算包括行变换、字节替换、列混淆、轮密钥加，所述AES核模块采用加解密复用组合S盒结构，并采用双路AES报文级实现加解密。2.如权利要求1所述的一种CBC模式下的AES加解密装置，其特征在于：所述输入输出模块接收来自上层的报文头标志(hd)、输入数据控制信号(ld)、加解密控制信号(enc)、输入数据(Data_in)、输入密钥(Key_in)、初始向量(IV)输入，向上层传递工作状态标志(Idle)和输出数据(Data_out)。3.如权利要求2所述的一种CBC模式下的AES加解密装置，其特征在于：所述反馈及累加模块包括多路器(203、204、205、206)以及累加器(201、202)，所述报文头标志(hd)经所述输入输出模块连接至多路器(203、204)的控制端，加解密控制信号(enc)经所述输入输出模块连接至多路器(205、206)的控制端，初始向量(IV)经所述输入输出模块连接至多路器(203、204)的1输入端，当前输入数据(Data_in(i))经所述输入输出模块连接至累加器(201)的一输入端和多路器(205)的0输入端，前一时刻输入数据(Data_in(i-1))经所述输入输出模块连接至所述多路器(204)的0输入端，前一时刻输出数据(Data_out(i-1))连接至多路器(203)的0输入端，多路器(203)的输出连接至累加器(201)的另一输入端，累加器(201)的输出连接至多路器(205)的1输入端，多路器(205)的输出端连接至所述AES核模块，多路器(204)的输出端连接至累加器(202)的一输入端，当前输出数据(Data_out(i))连接至多路器(206)的1输入端和累加器(202)的另一输入端，累加器(202)的输出端连接至多路器(206)的0输入端，多路器(206)的输出连接至所述输入输出模块，累加器(201)输出的AES输入控制信号连接至所述AES核模块，所述密钥输入(Key_in)经所述输入输出模块连接至所述AES核模块，所述AES核模块将加解密结束信号连接至所述输入输出模块。4.如权利要求3所述的一种CBC模式下的AES加解密装置，其特征在于：所述AES核模块为两个相同的对称结构，所有AES核模块和所述输入输出模块间的连线均是双路控制的，并共用同一个输入输出模块向外输出。5.如权利要求4所述的一种CBC模式下的AES加解密装置，其特征在于：所述AES核模块每轮运算调用20个组合逻辑S盒，16个S盒分配给主状态矩阵计算，4个S盒分配给密钥拓展用于并行产生下一轮运算产生密钥。6.如权利要求5所述的一种CBC模式下的AES加解密装置，其特征在于：所述AES核模块于每轮运算的第1个时钟周期，主状态矩阵挂起，密钥拓展产生用于首轮运算的密钥，之后10个时钟周期完成加密/解密运算。7.如权利要求6所述的一种CBC模式下的AES加解密装置，其特征在于：所述组合S盒调用两个