VLSI复习总结.docx

Chap1绪论
1、IC产品从设计到芯片产品的产业链流程，了解步骤
从设计、制造、封装、测试到芯片产品
设计：从系统设计到版图设计
制造：掩模版（光罩版、Mask）制作：
对每层版图都要制作一层掩模版，实际是光刻工序的次数；
除金属层外，一般CMOS电路至少需要10层以上掩模版
晶圆制造（光刻）（WaferManufacturing）
封装：先进行晶圆切割；
封装可以满足以下几个需要：
封装给予芯片机械支撑；
封装协助芯片向周围环境散热，保护芯片免受化学腐蚀；
封装引脚可以提供芯片在整机中的有效焊接
封装方式：DIP、PGA、BGA
测试：
中测（晶圆测试、WaferTesting）：晶圆制造完成后的测试
成测（成品测试、FinalTesting）：芯片封装完成后的测试，需对每个芯片进行测试
2、IC设计中需要考虑的因素
满足功能要求；
满足性能要求：速度、功耗（稍加展开论述！）
降低芯片成本：设计成本，制造成本，测试成本（采用可测试性设计（DFT）方法）
延长芯片使用寿命；缩短芯片面市时间（Time-to-Market）
Chap3逻辑门单元
时延=-(+)ln0.5=0.69
转换时间=-(+)ln0.9=2.2
下拉网络NOMS的等效电阻；上拉网络NOMS的等效电阻

逻辑门时延的等效电阻时延估算模型

2、能够根据逻辑表达式画出CMOS静态逻辑门电路（Transistor-level）
2-NAND和2-NOR的电路实例

Chap4组合逻辑网络
互连线（Interconnect）的RC传输线及Elmore时延模型
互连线（Interconnect）特性：RC传输线、Elmore时延模型
1、连线可以看作RC传输线（分布式RC寄生参数）
把连线分为一系列无限小的RC电路节（忽略电感），每一节由一个微分电阻和一个电容表征：基本的传输线参数是ri,ci。电容主要是对地的耦合电容

2、连线时延估算：Elmore时延模型
连线的Elmore时延模型
（1）把RC传输线看成n节RC电路的串连
（2）时延是各线段时延之和：E=r(n-i)c=0.5rcn(n-1)
在n节上所有节电阻和电容都相等
电阻ri需要对下游的每段电容充电
（3）时延以线长平方的速度增长
（4）最小的rc积意味着在线长增加时增加的最小时延
Elmore时延模型定义通过线性网络的时延为：
二端口网络的脉冲响应的一阶矩。
对于RC网络已经比较精确，因此广泛用于处理RC传输线，但不能精确描述电感性连线。
互连线（Interconnect）时延优化（Optimization）的基本方法（今年的复习大纲上没有）
Optimizationtechniques：
1、Redesignthewireslayouttoreducetheamountofcouplingcapacitancebetweenwires
Increasethespacingbetweencriticalsignals
minimizerequiredadjacencyregions.
Assume（forfollowingslides）
Takeintoaccountcouplingonlytowiresinadjacenttracks.
Coupling/crosstalkisproportionaltoadjacencylength
Chap5时序机
时序电路设计的建立时间约束和保持时间约束
时钟周期(建立时间)约束：
时钟规则
时钟周期>最长组合逻辑时延（关键路径时延）
考虑寄存器本身的信号传播时延
时钟周期>寄存器传播时延+最长组合逻辑时延
再考虑建立时间
时钟周期>寄存器传播时延+最长组合逻辑时延+建立时间

考虑时钟偏差的时钟周期(建立时间)约束

保持时间约束：
保持时间<寄存器传播时延+最短组合逻辑时延

考虑时钟偏差的保持时间约束（最短路径形成了保持时间的约束）

主从结构、边沿触发的D触发器：电路、工作原理
触发器的主从结构（主从两个锁存器串联，时钟反相）
Q

D

触发器的主从操作和边沿触发
=0：输出数据环节
主锁存器被禁止（处于数据输出相位，不可以输入数据），从锁存器有效（处于数据输入相位，输出跟随输入）。由于此时主锁存器输出（即从锁存器的输入）是稳定的，所以从锁存器输出数据也是稳定的
=1：输入数据环节
主锁存器有效（处于数据输入相位，可以同时输出数据），从锁存器被禁止（处于数据输出相位，不可以输入数据），维持老的输出
以上下降沿触发，相位互换就可形成上升沿触发
Example：D触发器（1）
用反相器反馈和传输门
边沿触发操作由主-从结构保证
CLK＝1：输出数据；CLK＝0，输入数据——上升沿触发

Chap6功能模块电路
数字系统设计的