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90nmCMOS工艺下3×V_(DD)容限静电检测电路
1.引言
在集成电路设计中，遇到静电放电问题不可避免。静电放电（ESD）是指电荷在两个不同电势之间相互移动时的电能释放。静电放电对IC芯片有很大影响，可能会造成IC芯片损坏，因而评估和优化静电放电保护措施，增强芯片的静电放电容限是非常重要的。本文主要针对90nmCMOS工艺下3×V_(DD)容限静电检测电路展开研究。
2.静电放电保护
静电放电保护是保护集成电路免受静电放电的损害的重要手段。一般而言，静电放电保护可通过2种方式实现:主动电路保护和被动电路保护。被动电路保护是通过吸收静电放电能量来保护晶片,包括普通ESD保护结构和高级ESD保护结构。主动电路保护是通过动态或主动调节器件电流或电压,以达到抵消或消除静电放电现象,如过热停机、主动放电、过流保护等。
3.3×V_(DD)容限静电检测电路
我们设计了一个3倍电压电平系统，在该系统中，每个电压电平使用六个保护器件进行ESD事件过度电压保护。这个电路有三个引脚，分别为VDDP，VDDD和VSSD。VDDD是主电源，根据电路框图，它是电压电平机构的正极。VDDP和VSSD分别是数据信号的正负极。
在本电路中，检测电路采用模拟电路和数字电路的混合设计。我们在电路中使用了比较器和反相器以及集合电路实现了静电放电检测。具体设计如下：
在比较器设计中，我们采用三个带有XOR门和反相器的比较器。每个比较器都设置了一个电压比较器，这个电压比较器可以检测输入电压是否超过了比较阈值。当电压超过比较阈值时，输出低电平。
集合电路用于检测多路信号的输出。当多路信号都输出低电平，输出高电平。我们设置了一个集合电路的引脚直接连到比较器输出，以便在单个信号比较器输出低电平时将多个信号进行集合检测。
数字电路中的反向器和比较器可以将信号级联，使得单个信号并行传输。集合电路的使用保证了多路信号传输的安全性。
4.实验与仿真结果
我们使用了HSPICE仿真工具对3×V_(DD)容限静电检测电路进行了仿真。我们对静电放电检测电路进行了3种不同电荷的模拟测试，结果测试表明，该电路对3倍电压电平系统进行了完全覆盖检测，实现了抵抗静电放电。
5.总结
本文主要针对90nmCMOS工艺下3×V_(DD)容限静电检测电路进行研究，提出了一个混合模拟和数字设计的电路。比较器和反向器在模拟电路中起到了重要作用，通过集成电路实验得到了良好的表现。此外，我们还得到了应用HSPICE仿真工具的实验结果，验证了该电路的性能。本电路对降低静电放电对IC芯片的影响有重要意义。