几种CMOS VLSI的低功耗BIST技术.docx

几种CMOSVLSI的低功耗BIST技术
随着数字电路的应用越来越广泛，对于集成电路的功能和可靠性要求也越来越高，而电路测试是确保芯片质量的重要手段之一。同时，随着人们对电池寿命和能耗问题的关注，低功耗BIST技术也得到了广泛的应用。CMOSVLSI低功耗BIST技术，也就是低功耗测试技术，指的是在测试电路中使用低功耗策略来优化测试的效率和减少测试所消耗的电力。
一、扫描锁存链（ScanChain）
扫描锁存链是一种常见的BIST技术，它可以通过一种串行扫描的方式来实现测试，从而避免了测试中不必要的开关操作，减少了功耗。扫描锁存链可以通过在设计中添加一系列辅助电路来实现。
为了降低测试功耗，在扫描锁存链内部使用了时钟控制电路，在测试时只需要打开扫描使能电路，这样测试时才会引入扫描电流。扫描锁存链的引入大大降低了测试中的功耗，并且测试覆盖率也可以得到较好的保障，因此该技术被广泛应用。
二、异步渐进式扫描（ATPG）
异步渐进式扫描在实际应用中也非常广泛，它可以提供很高的覆盖率，同时还能够提高测试的效率。异步渐进式扫描和扫描锁存链非常像，但是他们的区别是异步渐进式扫描可以通过无时钟的方式来进行测试。只要输入测试模式序列，在芯片电路的异步扫过程中，出现的异常就能够通过错误辅助制导（ATPG）技术找到出错位置，为故障检测提供帮助。
ATPG的优点在于其可以实现较高的覆盖率、减少功耗和降低测试成本。由于其使用无时钟方式，因此测试的周期可以根据需要灵活控制，从而降低了测试功耗和测试成本，并且提高了测试的效率。
三、启发式算法
在典型的BIST中，测试模式顺序通常是确定的，但是启发式算法使用的是一种自适应优化策略，在测试过程中可以根据测试结果在测试中优化测试序列，从而提高测试效率和测试覆盖率。
启发式算法可以在测试中尝试一种全面而有效的策略，能够自动调整测试序列，这样可以大大减少测试所需要的时间和功耗。同时启发式算法可以添加一些自动化的成功计算功能，以便进行优化测试序列、减少测试时间和成本。
总结：
低功耗BIST技术在现代集成电路设计中越来越受欢迎，在CMOSVLSI领域的不同技术中都有广泛应用。通过合理应用这些技术，提高测试覆盖率，降低测试成本和功耗是有可能实现的。在未来，随着电子产品规模和应用领域的不断扩张，低功耗BIST技术的趋势将更加明显。