vhdl设计初步(新模版)32513【课件】说课材料.ppt

《数字电路与系统设计》EDA实验《数字电路与系统设计》EDA实验第1部分VHDL设计初步VHDL历史回顾几种常用的HDL语言：
（1）VHDL硬件描述语言：功能强，规范性好；
（2）VerilogHDL硬件描述语言：功能强、灵活性高；
（3）ABEL硬件描述语言：属于较低级的硬件描述语言；
（4）AHDL硬件描述语言：Altera公司开发，语法简单，但不通用。
其中：VHDL和VerilogHDL已成为IEEE标准。VHDL在语法和风格上类似于现代高级编程语言。但要注意，VHDL毕竟描述的是硬件，它包含许多硬件特有的结构。
HDL是用文字化方法描述电子电路与系统。VHDL与计算机语言的区别《数字电路与系统设计》回顾主要内容安排1多路选择器的VHDL描述例1.12选1多路选择器的实体描述ENTITYmux21IS
PORT(a,b:INBIT;
s:INBIT;
y:OUTBIT);
ENDENTITYmux21;
ARCHITECTUREoneOFmux21IS
BEGIN
y<=aWHENs='0'ELSEb;
ENDARCHITECTUREone;例1.12选1多路选择器的结构体描述2(原理图描述)例1.12选1多路选择器的结构体描述3(布尔方程描述)例1.12选1多路选择器的结构体描述4(进程描述)2选1多路选择器功能时序波形1.1实体表达（ENTITY）ENTITY实体名IS
[GENERIC（类属表）；]
PORT（端口表）；
END[ENTITY]实体名；注意

简单地说
In不可以出现在赋值符号(<=或:=)的左边
out不可以出现在赋值符号(<=或:=)的右边
buffer可以出现在赋值符号(<=或:=)的两边例：1.2结构体表达（ARCHITECTURE）结构体名称的命令：它是该结构体的唯一名称。“OF”后面紧跟的实体名表明了该结构体所对应的是哪一个实体。用“IS”来结束结构体的命名。定义语句：位于“ARCHITECTURE”和“BEGIN”之间。用于对结构体内部所使用的信号、常数、数据类型和函数等进行定义。如：功能描述语句：处于“BEGIN”和“END”之间。具体描述了结构体的行为及其连接关系。Ⅰ.结构体的行为描述（behavioral）
结构体的行为描述表示输入与输出间转换的关系，是对设计实体按算法的路径来进行描述的。行为描述在EDA工程中称为高层次描述或高级描述。半加器真值表：Ⅱ.结构体的数据流描述（dataflow）
它反映了从输入数据到输出数据之间所发生的逻辑变换，或者说描述了数据流程的运动路径、运动方向和运动结果。
Ⅲ.结构体的结构化描述（structural）
结构化描述给出了实体内部结构、所包含的模块或元件间互连关系；与实体外部引线的对应关系。结构体中三种描述方式的比较信号赋值符“<=”1.4逻辑操作符……
ARCHITECTUREoneOFmux21IS
BEGIN
y<=aWHENs='0'ELSEb;
ENDARCHITECTUREone;在VHDL中，所有的顺序语句，如“IF_THEN_ELSE_ENDIF”，都必须放在由“PROCESS…ENDPROCESS”引导的进程结构中。
在一个结构体（ARCHITECTURE）中可以包含任意个进程语句，所有的进程语句都是并行语句，而进程PROCESS引导的内部语句结构属于顺序语句。1小结补充WITH….SELECT语句2时序电路的VHDL描述LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDFF1IS--端口声明
PORT(CLK,D:INSTD_LOGIC;
Q:OUTSTD_LOGIC);
ENDENTITYDFF1;
ARCHITECTUREbhvOFDFF1IS--结构体描述
SIGNALQ1:STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点
BEGIN
PROCESS(CLK)--进程
BEGIN
IFCLK'EVENTANDCLK='1'THEN
Q1<=D;
ENDIF;
ENDPROCESS;
Q<=Q1;--将内部的暂存数据向端口输出（双横线--是注释符号）
ENDARCHITECTUREbhv;例2.1中D触发器的VHDL描述的语言现象说明库(Library)和程序包(Package)例如：
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
USEIEEE.std_logic_unsigned.ALL；
IEEE是IEEE标准库的标志名，两个USE语句使得以下设计可使用程序包std_logic_1164,std_logic_unsigned中所有预定义的内容，如std_logic，in，out的定义等。常用标准库std和ieee