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第一篇：翻译高频数字控制Boost变换器的研究作者：高艳霞，徐艳萍，郭水宝，XuefangLin-Shi2,andBrunoAllard2。出处：上海机电工程与自动化学院，上海200072摘要：本文提出了一种完全数字化控制的高频升压转换器。研究主要集中在两个模块：数字脉宽调制（DPWM）和数字控制法。首先介绍的是混合DPWM的体系结构，它充分利用了数字时钟管理器（DCM）在FPGA资源的相移特性，并结合了具有一个数字抖动块计数比较器，然后一个数字控制算法就设计出来啦。最后，基于Xilinx的Virtex-IIProFPGA（具有32MHz的11位数字控制器）的硬件来实现升压转换器。转换器的性能由实验结果来验证。关键字：升压变换器，数字控制，混合DPWM，FPGA实现。1、引言随着低功耗便携式电子设备和嵌入式系统的发展，开关模式电源（SMPS）需要满足关键要求，比如更高的性能，更小的尺寸和更高的效率。特别是，小型化成为一个集成SMPS设计问题。为了减少的SMPS的尺寸，对高开关频率的操作以减少被动元件的大小是必不可少的。因此，用传统类比控制SMPS来满足这些关键要求是很困难的。相比之下，近几年来SMPS应用的高频数字化控制技术已成为一个有吸引力的研究方向。与模拟控制相比，数字控制技术先进的优势就在于控制算法的应用程序，灵活性，可编程性，较少的变化敏感性，并具有降低成本的趋势【1-3】。图1展示了数字控制的升压转换器块。DPWM模块和数字补偿器设计是SMPS数字控制实现的两个主要问题。研究的目的是实现高开关频率高分辨率和低系统时钟频率。传统的DPWM方法是抖动，延时线和Σ-Δ【4-6】。每种方法都有各自的优缺点【7】。在本文中，提出的一种新的混合DPWM是在低频率的硬件时钟下获得高频率高分辨率PWM，从而一方面解决DPWM分辨率和系统频率之间的约束，另一方面保证了输出电压的精度和低功耗。对于控制法，先进的策略可以应用于实现更好的数字控制【8】，然而控制器参数的获得要依赖于一个复杂的优化算法，这将导致成本增大。本文提出了利用Matlab实现数字控制算法的设计和应用。为了验证，提出的数字控制器实现了XilinxFPGA的升压变换器，实验结果得以验证。图1升压开关电源的数字控制系统的结构2、11位FPGA混合DPWMDPWM包括三个区块：3位数字抖动块，4位分段DCM相移块和4位计数器比较器模块。图2示出的示意性块的拟议DPWM架构。图2,DPWM示意框图2.13位数字抖动区块数字抖动的基本原则详细见【4】.它组成了NdithLSB的占空比在一个预先安排的序列，并且特定的LSB影响到了硬件PWMMSB。控制规律的（NDPWM+Ndith）位占空比平均2个Ndith开关周期将被修改。所以这样就相当于占空比是2Ndith的相邻量子化能级之间的值。由数字抖动方法，DPWM核心分辨率NDPWM可以增加由Ndith位高达到相当于NDPWM+Ndith位。然而，抖动不自由而来的。位越长的抖动，输出纹波就会越大。因此考虑到实际限制上的抖动比特数，这样可以加以提高DPWM的分辨率。当数字抖动的方法也应用于拟议的11位的DPWM架构时，抖动的比特数可以使用那些有用的数学分析确定【4】。据测定，一个3位的数字的最小纹波抖动模式采纳11位混合DPWM。图3和图4分别表示块的3位的数字抖动的框图及其最小纹波抖动图。如图4中所示，其中d1和d2的两个相邻的初始量化水平，D1=D2+LSB。从图中可以看出，当负载一个抖动序列在每23个开关周期中在d1和d2之间变化时，一个相应的子位的电平可以实现平均超过8开关期间。据图4，一个表应该被用来存储23抖动序列。每个序列23位长。一个8位的饱和加法器会将抖动值添加到d[10:3]，这样就生成一个新的占空比D[7:0]。其结果是，在等效DPWM分辨率增加3位。图33位数字抖动的图表块图4一个3位数字抖动最小波纹抖动方案2.24位分段DCM相移座DCM在大多数FPGA器件中都有。它可以实现的一个时钟延迟锁定环，一个数字频率合成器和数字移相器。在这里，DCM的时钟通过时钟周期的一小部分转移逐步任选来延迟输入时钟。如图5所示，DCM分别将输入的时钟FCLK（50％的比例）划分为四个相等的时钟clk_0，clk_90，clk_180和clk_270，然后四相移时钟可以作为一个4:1多路复用器的22FCLK时钟。因此，时钟为DCM架构可以减小到22倍的固定分辨率，或者分辨率可以增加到固定频率两比特。图5DCM四相移方案2.34位计数器比较器计数器比较器是一种在DPWM应用实现数字时间转换线性。根据【5】的方法，它需要在开关频率fs下用2N·s时钟实现一个N位的DPWM。然而，当它工作在高频率fs，它会有非常高的功率消耗的缺点