基于Qsys的HPS模型设计.pptx

基于FPGA的嵌入式系统设计--AlteraSoCFPGA第6章基于Qsys的HPS模型设计6.1CycloneVSoc和ArriaVSoc子系统简介6.1CycloneVSoC和ArriaVSoC子系统介绍6.1CycloneVSoC和ArriaVSoC子系统介绍6.1CycloneVSoC和ArriaVSoC子系统介绍SoCFPGA在性能和功能方面代表了嵌入式系统新的发展方向。用户可利用Altera的SoCFPGA开发流程，迅速建立基于FPGA的可定制的ARM嵌入式系统；减小了各种行业中嵌入式系统的电路板面积、功耗和成本；同时可充分发挥ARM软件辅助系统的支持作用，提升系统性能。SoCFPGA中的HPS综合特性如表6.1所示。解释：p180表6.1HPS中的MPU子系统包括：两个Cortex-A9处理器核、二级（L2）高速缓存（Cache）；存储器子系统；侦测控制单元（SCU）；一致性加速端口（ACP）；调试功能模块。图6.2所示为MPU子系统内部详细结构框图。解释：p182图6.2Cortex-A9处理器核中包括的IEEE754-1985浮点单元（FPU）用于支持浮点运算，该浮点单元（FPU）完全支持单精度和双精度加、减、乘、除、乘法／累加以及平方根操作。FPU也可以完成浮点数据格式与整数之间的转换，包括特殊操作来实现高级语言所需的向零取整（round-towards-zero）。FPU可以极大地提高依赖于浮点运算应用系统的性能，例如高级控制算法、成像（缩放、三维变换）、快速傅立叶变换（FFT）以及图像中的数字滤波等。每个ARMCortex-A9处理器核都包括一个ARMNEON媒体处理引擎（MediaProcessingEngine，MPE），该引擎支持多数据的同时运算。NEON处理引擎可以加速多媒体等信号处理运算的速度。1．中断控制器2．HPS中的互联2．HPS中的互联2．HPS中的互联2．HPS中的互联2．HPS中的互联3．HPS的地址空间分配3．HPS的地址空间分配3．HPS的地址空间分配3．HPS的地址空间分配4.HPS的专用I/O引脚4.HPS的专用I/O引脚4.HPS的专用I/O引脚4.HPS的专用I/O引脚6.1.2SoC的DSP部分(NEON和FPU)简介（略）NEON（略提）（略）ppt24-ppt341．NEON多媒体SIMO引擎简介1）NEON的寄存器组NEON和VFPv3浮点协处理器共享寄存器组，这些寄存器和ARM核的寄存器截然不同，NEON还会采用ARM的寄存器作为地址寄存器间接寻址。图6.8是NEON和VFPv3协处理器的寄存器组视图。图中，NEON的寄存器组包括16个128bit的4字节寄存器Q0Q15，或者32个64bit的双字寄存器D0D31，VFPv3的寄存器组包括32个32bit的寄存器S0S31。2）NEON指令支持的操作数类型NEON指令支持有符号或者无符号的8位、16位、32位和64位的整型数据（表示为I8、S8、U8、I16、S16、U16、I32、S32、U32、I64、S64、U64），NEON也支持单精度浮点数据（F32），以及8位和16位多项式。图6.9所示为一单个寄存器的元索分配方式。3）NEON支持的数据访问格式NEON支持非对齐访问，但对齐的访问速度更快NEON可以通过访问＠bits来指定地址对齐的位数，如＠32、＠64、＠128等。加载和存储支持打包的数据类型，即可以有2、3、4个通道的交织（interleave）的数据加载和存储，还能在标量和向量间进行数据的移动，但是速度比较慢，还能支持单精度浮点的数据运算。2．Cortex-A9NEONMPE应用2．Cortex-A9NEONMPE应用2．Cortex-A9NEONMPE应用3.Cortex-A9NEONMPE系统寄存器6.2嵌入式SoCFPGA软硬件开发流程6.2嵌入式SoCFPGA软硬件开发流程硬件设计项目经QuartusⅡ编译后王要产生以下三种接口文件：（l）Handoff文件夹--包括HPS元件配置信息，例如使能的HPS外设、复用引脚的选择和IOCSR设置、存储器参数设置等。（2）SVD文件--包括HPS寄存器描述以及FPGA部分的软核IP寄存器描述。（3）SOPCINFO文件--包括整个系统的描述信息。Handoff目录用于SoCEDS（EmbeddedDevelopmentSuite）软件的PreloaderGenerator创建Preloader。Preloader根据Handoff文件夹中的信息配置HPS元件，初始化SDRAM，然后将下一阶段的引导过程（bootProcess)加载到SDRAM中并向它传递控制信息。通过SVD文件，设计者可以在ARMDS-5调试器（Debugger）中对