存储器和阵列结构设计.ppt

本章重点12.1引言12.1.1存储器分类半导体存储器分类12.1.2存储器总体结构和单元模块存储阵列层次化的存储结构存储器存储器时序12.2存储器内核12.2.1只读存储器思考题12.1阵列
确定图12.10的中存放在地址0、1、2和3处的数据值

注意：图中如何使电源线在相邻单元之间共享而减少了它们的用量思考题12.2存储器阵列
确定图12.11的中存放在地址0、1、2和3处的数据值

存储器编程单元的大部分面积用于位线接触和接地连接
解决方案：采用不同的存储器结构结构的主要优点思考题12.3和的电压摆幅
假设图12.12和图12.14中的版图采用我们标准的0.25m工艺实现，确定上拉器件的尺寸使最坏情况下1.5V(2.5V)。这相当于字线摆幅为1V。确定88和512512阵列的值
1.
因为每次最多只有一个晶体管可以导通，所以的值与阵列尺寸无关，也与阵列编程无关。
所要求的器件的尺寸()5.24
2.
由于是串联链，的值与存储器尺寸(行数)及编程都有关
对于(88)阵列：=0.49
对于(512512)阵列：=0.0077
所以，很少用于8行或16行以上的阵列中思考题12.4字线和位线的寄生参数
考虑512512阵列的情形
1.
字线寄生参数
线电容和栅电容
线电阻(多晶硅)
位线寄生参数
电阻不起作用(铝线)
漏电容和栅漏电容2.
字线寄生参数
同
位线寄生参数
串联晶体管链的电阻
漏/源和整个栅电容例12.5一个512512的传播延时
1.含有M个单元的分布线的字线延时
=0.38()M2=0.38(17.5Ω(0.049+0.75))5122=1.4
2.对于位线，它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉器件和一个(1.3125/0.25)上拉晶体管
=512(0.8+0.009)=0.46
=0.69(13kΩ/231kΩ/5.25)0.46=0.98
=0.69(31kΩ/5.25)0.46=1.87
说明：字线延时起主要作用。它几乎全部来自多晶线的大电阻例12.6一个512512的传播延时
1.字线延时与的情况相似
=0.38()M2=0.38(15Ω(0.049+0.56))5122=1.3
2.关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放0并且最下面的晶体管导通时。(忽略上拉晶体管的影响)
=0.388.7kΩ0.855112=0.73s
=0.69(31kΩ/0.0077)(5110.85)=1.2s
说明：这些延时在大多数情况下显然是不能接受的。把存储器分割成较小的模块似乎是唯一合理的选择功耗与预充电的存储阵列解决方案：采用预充电逻辑12.2.2非易失性读写存储器它的阈值电压是可编程的可擦除可编程只读存储器()电擦除可编程只读存储器()快闪电擦除可编程只读存储器()存储器的基本操作存储器的基本操作存储器的基本操作非易失性存储器的新趋势12.2.3读写存储器()例题12.8——读操作

0例题12.9——写操作

分析(写操作)单元的性能动态随机存取存储器()BL2单管动态存储单元DM先进的1T存储单元12.2.4按内容寻址或相联存储器()12.6存储器设计的实例研究t12.6.2412.6.31存储器Readlevel(4.5V)10.7mm