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计算机组成原理与体系结构5.1存储体系概述一、存储器的分类一、存储器的分类一、存储器的分类一、存储器的分类存储器分类综述二、主存储器的性能指标二、主存储器的性能指标二、主存储器的性能指标三、存储器的层次结构存储器的主要性能特性比较RAMBUS内存条硬盘软盘磁带光盘驱动器优盘5.2主存储器5.2主存储器一、随机读写存储器RAM一、随机读写存储器RAM1、静态存储器（SRAM）（1）SRAM存储位元（2）SRAM存储器（2）SRAM存储器2114SRAM存储器（3）SRAM存储器的特点2、动态存储器（DRAM）（1）DRAM存储位元（2）DRAM存储器DRAM的读/写过程（3）DRAM的刷新方式集中式刷新分散式刷新
异步刷新采取折中的办法，在2ms内分散地把各行刷新一遍。
避免了分散式刷新中不必要的多次刷新，提高了整机速度；同时又解决了集中式刷新中“死区”时间过长的问题。
刷新信号的周期为。让刷新电路每隔15μs产生一个刷新信号，刷新一行。（4）DRAM存储器的特点3、SRAM和DRAM的对比二、只读存储器ROM几种非易失性存储器的比较三、高性能的主存储器5.3主存储器与CPU的连接一、背景知识——存储芯片简介二、存储器容量扩展的三种方法1、位扩展1、位扩展1、位扩展2、字扩展2、字扩展2、字扩展2、字扩展3、字位扩展1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码；
2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法；
3、分配CPU地址线。CPU地址线的低位（数量＝存储芯片的地址线数量）直接连接存储芯片的地址线；CPU高位地址线皆参与形成存储芯片的片选信号；
4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。
需要说明的是，主存的扩展及与CPU连接在做法上并不唯一，应该具体问题具体分析解：首先根据题目的地址范围写出相应的二进制地址码。解题例5－25.4高速存储器5.4高速存储器特点：同一个存储器具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存储数据共享。
结构特点：具有左右两个端口，每一个端口都有自己的片选控制信号和输出使能控制信号。
访问冲突：当左端口和右端口的地址不相同时，在两个端口上同时进行读写操作，不会发生冲突。若左、右端口同时访问相同的存储单元，则会发生读写冲突。
解决方法：判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口，即置其忙信号BUSY#=0。二、多体交叉存储器顺序编址交叉编址访问：CPU同时送出的M个地址，只要他们分属于M个存储体，访问就不会冲突；由存储器控制部件控制它们分时使用数据总线进行信息传递。
适合采用流水线方式并行存取，虽然每个存储体的存储周期没变，但是当CPU连续访问一个字块时，可以大大提高存储器的带宽。
二、多体交叉存储器特点：按内容访问的存储器，即在相联存储器中，一个字是通过它的部分内容而不是它的地址进行检索的。
适用于快速查询的场合。相联存储器的基本组成5.5高速缓冲存储器Cache一、Cache的基本原理1、Cache的特点2、Cache的工作原理主存的地位：在现代计算机中，主存储器处于全机的中心地位。
需扩展的存储器容量为M×N位,已有芯片的容量为L×K位(L<M,K<N)
两核共享一个16路、容量为2MB或4MB的L2级Cache
三、IntelCore微架构的多核高效内存管理技术
9IA32架构的存储系统举例
若左、右端口同时访问相同的存储单元，则会发生读写冲突。
其一，不将该数据所在的块拷贝到Cache行，称为WTNWA法；
采用两级Cache结构可以提高性能
IntelCore微架构的多核高效内存管理技术
（1）SRAM存储位元CPU在读写存储器时，Cache控制逻辑首先要依据地址来判断这个字是否在Cache中，若在Cache中，则称为“命中”；若不在，则称为“不命中”。
针对命中/不命中、读/写操作，Cache的处理是不同的：
读命中：立即从Cache读出送给CPU；
读不命中：通常有两种解决方法：
A）将主存中该字所在的数据块复制到Cache中，然后再把这个字传送给CPU；
B）把此字从主存读出送到CPU，同时，把包含这个字的数据块从主存中读出送到Cache中。写不命中：直接将该字写入主存中，且不再调入Cache；
写命中：通常也有两种方法进行处理：
写贯穿方法：同时对Cache和主存进行写操作；
写回：只写Cache，仅当此Cache块被替换时，才将该块写入主存3、Cache的命中率二、主存与Cache的地址映射方式1、直接映射2、全相联映射84避免了分散式刷新中不必要的多次刷新，提高了整机速度