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电气检测时出现HoleSizeConstraint(Min=1mil)(Max=100mil)(All)怎么处理 最佳答案 导致出现这个错误的原因就是由于你的PCB中钻孔的尺寸与PCB规则中的设定尺寸冲突。解决方法有两个：1）更改规则检查内容，不再上报钻孔尺寸错误冲突。具体方法就是：快捷键TD打开规则检查窗口，在RulesToCheck中，将HoleSize后面两个框内的勾去掉，这样就不会再报此类错误。2）更新钻孔尺寸规则，让你的钻孔正常化。具体方法是：快捷键DR打开规则编辑窗口，在DesignRules内找到HoleSize并双击打开进行规则编辑；将最大值和最小值更改为包含你的PCB上钻孔的最大尺寸和最小尺寸后即可。 un-routednetconstraint((all))错误 T+D,工具里面的设计规则检查 ALTIUMDESIGNER导入PCB时提示somenetswerenotabletomatched. Trytomatchthesemanualy? 具体解决方案如下： 解决方案1：然后新建一个PCB文件，再次更新的时候就会出现这个问题。发表一下个人意见，然后你有更改过原理图的某些网络。你原先更新过一次PCB，可以将工程中的PCB文件删除，在确认封装等没有问题的情况下，再UPDATEPCBDOCUMENT就行了兄弟我也是用AD6的，是个菜鸟 解决方案2：刚刚试了一下，再UPDATEPCBDOCUMENT就行了慢慢摸索吧，有些问题很难说请，可以将工程中的PCB文件删除，然后新建一个PCB文件，在确认封装等没有问题的情况下 silktosilk(clearance=10mil)报错 AltiumDesignerPCB中显示SilkToSilkClearance和SilkscreenComponentPadClearance的距离怎么取消？ 例如字符间距设置的是0.254mm，PCB字符之间就会出现<0.254mm这样的白色字。 最佳答案 那说明资费挨太近了，你可以更改设置的间距距离改小一些 HYPERLINK"http://blog.csdn.net/u013414501/article/details/46992325"设置过孔Via的尺寸，每一次放置都是设置的值 画PCB的时候，常常遇到这种情况，即使在规则中设置的内径为0.3mm，外径为0.6mm。放置过孔的时候仍然是默认值。虽然在布线结束后可以全局修改，但是布线的过程中是非常痛苦的。这里向大家介绍一种简单的方法。 规则中对Via的尺寸进行更改 改过尺寸之后，再放置Via,尺寸仍然是默认值 我们可以点击Via放置过孔，但是不要放置下去，然后按Table键改默认尺寸，然后在放置下去，这样就改好了，以后每次放置都是内径0.3mm，外径0.6mm。在布线的同时按2也可以方便的放置过孔，也是用上面一样的方法改变默认尺寸 如何单独设置铺铜与信号线之间的间距 将s改为n Altiumdesigner09PCB如何添加新的网络标号 最佳答案 Design_NetList_EditNets...在中间栏点Add添加新的网络 PCB板引脚安全间距怎样设置？ ClearanceClearanceConstraint(Gap=10mil)(All) 最佳答案 封装图中的引脚间距与你所设置的安全距离冲突，所以就会报错。修改方法：（DXP版本）点击design--rules--clearance修改其中的距离设置就行了。
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