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EDA期末复习总结1

第一篇：EDA期末复习总结1面向FPGA的开发流程综合：由高层次描述自动转换为低层次描述的过程。是EDA技术的核心。综合器：能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序。Xilinx公司推出FPGA；Altera公司推出EPLD，Lattice公司提出CPLD和ISP。VHDL程序的基本结构：库、程序包，实体，结构体，进程，配置。VHDL的本质：并行语句。不完整IF语句形成时序逻辑电路，完整IF语句形成组合逻辑电路。常用逻辑门符号与现有国标符号的对照：第三章VHDL的基础3.1VHDL基本语法实体：描述器件的端口构成及信号端口的基本性质。表达式：entitye_nameisport(p_name：port_mdata_type；„„p_namei：port_midata_type)；endentitye_name；结构体：描述电路器件的内部逻辑功能和电路结构。表达式：architecturearch_nameofe_nameis[说明语句]„„定义或说明数据对象、数据类型、元件调用声明begin（功能表述语句）endarchitecturearch_name;一个可综合的、完整的VHDL程序结构必须包含实体和结构体两个最基本的语言结构。把一个完整的可综合的VHDL程序设计称为设计实体，而其程序代码常被称为VHDL的RTL描述。4种端口模式:IN，OUT，INOUT，BUFFER。4种数据类型：integer（整数），boolean（逻辑），std_logic，bit。bit的取值范围是‘1’和‘0’，可以参与逻辑运算或算术运算，其结果仍是位的数据类型。赋值符号“例如y数据比较符号“=”：例如s=‘0’，“=”没有赋值的含义，只是一种数据比较符号。S=‘0’输出结果的数据类型是布尔数据类型BOOLEAN，BOOLEAN数据类型取值是TRUE（真）和FALSE（伪），VHDL仿真器和综合器分别用‘1’和‘0’表达TRUE和FALSE，布尔数据不是数值，只能用于逻辑操作或条件判断。7种逻辑操作符：and与、or或、not非、nand与非、nor或非、xor异或、xnor同或。逻辑操作符所要求的操作数的数据类型有3种，即bit、boolean和std_logic。条件语句：用IF_THEN_ELSE表示VHDL顺序语句。IF语句表达式：if条件句then顺序语句else顺序语句endifWHEN_ELSE条件信号赋值语句：一种并行赋值语句表达式：赋值目标表达式WHEN赋值条件ELSEbwhenp2=’1’else„c；表达式；条件信号赋值语句的第一句具有最高赋值优先。进程语句：由Process引导的语句：表达式：Process（a，b，s）在VHDL中，所有合法的顺序语句都必须放入进程语句中。在结构体中，可以有很多进程语句，所有的进程语句都是并行语句，而由任一进程Process引导的语句结构属于顺序语句。进程语句定义的是变量。描述数字电路时，推荐使用Process语句。文件取名和存盘文件名可以由设计者任意给定，但文件后缀扩展名必须是“.vhd”，建议程序的文件名尽可能与该程序的实体名一致，文件名原则上不分大小写，但推荐用小写。3.2时序电路描述VHDL主要通过对时序器件功能和逻辑行为的描述，而非结构上的描述使得计算机综合出符合要求的时序电路。标准逻辑位数据类型STD_LOGIC：STD_LOGIC定义：TYPESTD_LOGICIS（‘U’，‘X’，‘0’，‘1’，‘Z’，‘W’，‘L’，‘H’，‘-’）使用库和程序包的一般定义表达式：LIBRARY；USE..ALL；信号定义：signalq1:std_logic数据对象：信号（signal）、变量（variable）、常量（constant）信号属性函数：EVENT。所谓信号属性函数是用来获得信号行为信息的函数。测定信号的跳变情况：’EVENT上升沿检测表式为：’EVENTAND=’1’时钟上升沿检测表式为：clk’eventandclk=‘1’确保clk的变化是一次上升沿的变化：ifclk'eventand(clk='1')and(clk'last_value='0')ifclk='1'andclk'last_value='0'3.3※CASE语句：case语句属于顺序语句，因此必须放在进程语句中使用。一般表达式：caseiswhen=>;„;;when=>;„;;„whenothers=>;--一般用null，表示不作任何操作。endcase;并置操作符&：表示将操作数或是数组合并起来形成新的数组。如abc例化语句：第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，其表达式为：component元件名