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VHDL简答题总结

第一篇:VHDL简答题总结数据BIT与STD_LOGIC的区别?Bit只是一个逻辑型变量,只能存在“0”和“1”,不存在不定状态和高阻态STD_LOGIC存在U初始值,X不定,0,1,Z高阻W弱信号不定,L弱信号1,H弱信号0,-不可能情况2信号和变量的异同?延时:变量无延时信号有延时位置:变量在PROCESS信号ARCHITECTUUESIGNALBEGIN信号可以是全局量,只要在构造体中已定义,那么构造体内的所有地方都可以使用;变量是局部量,只能在进程、子程序中定义和使用。如果将结果带出外部,则必须将变量付给一个信号量才行。3VHDL基本顺序和并行语句有哪些?顺序描述语句:WAIT语句,断言语句,信号带入语句,变量赋值语句,IF语句,CASE语句,LOOP语句,NEXT语句,EXIT语句,进程调用语句,NULL语句并行语句:进程语句,并发信号带入语句,条件信号带入语句,选择信号带入语句,并发调用语句,块语句4利用VHDL进行硬件设计的流程?规格设计——行为级描述——行为级仿真——RTL级描述——RTL级仿真——逻辑综合优化——门及仿真,定时检查——输出门级网络表5基本硬件描述语言有哪些?VHDL和VerilogHDL及日本电子振兴协会开发的UDL/I语言6VHDL所包含库的种类有哪些?IEEE库STD库是VHDL的标准配置ASIC逻辑门库WORK库现行作业库7IEEE库中所包含基本类型转换函数有那些?STD_LOGIC_1164包集合TO_STDLOGICVECTOR(A)由BIT_VECTOR变换为STD_LOGIC_VECTORTO_BITVECTOR(A)由STD_LOGIC_VECTOR转换为BIT_VECTORTO_STDLOGIC(A)由BIT转换为STD_LOGICTO_BIT(A)由STD_LOGIC转换为BITSTD_LOGIC_ARITH包集合CONV_STD_LOGIC_VECTOR(A,位长)由INTEGER、UNSIGNED、SIGNED转变为STD_LOGIC_VECTORCON_INTEGER(A)由UNSIGNED、SIGNED转变为INTEGERSTD_LOGIC_UNSIGNED包集合CONV_INTEGER(A)由STD_LOGIC_VECTOR转变为INTEGER8简述基本的VHDL的程序结构有那些?一个完整的VHDL程序包含实体(ENTITY),构造体(ARCHITECTURE),配置(CONFIGURATION),包集合(PACKAGE),库(LIBRARY)9VHDL程序包含程序子结构有那些?子程序是一个VHDL程序模块,这个模块利用顺序语句来定义和完成算法,因此只能使用顺序语句。VHDL子程序与其他软件语言程序中的子程序的应用目的是相似的,能更有效地完成重复性的工作。子程序有两种类型,即过程process和函数function10简述whenelse与ifelse的差别?后者只能在进程内部中使用(因为是顺序结构),前者的else一定有,但if可以省略,when语句不可嵌套,而if则不然什么是ASIC及ASIC的特点?ASIC是指应特定用户要求和特定电子系统的需要而设计、制造的专用大规模集成电路。ASIC的特点是面向特定用户的需求,ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点第二篇:VHDL实验报告《创新实验》实验报告—基于VHDL的编程和硬件实现一、实验目的1.2.3.4.熟悉和掌握硬件描述语言VHDL的基本语法及编写;掌握软件XilinxISE10.1的使用;熟悉SDZ-6电子技术实验箱的使用;了解节拍脉冲发生器等基本电路的实现;5.了解八位二进制计数器的功能与设计;6.学习键盘和七段数码管显示的控制和设计。二、实验内容1.XilinxISE10.1软件的使用;2.节拍脉冲发生器等基本电路的实现;3.八位二进制计数器的实现4.键盘扫描及显示的实现三、实验器材1、PC机2、SDZ-6电子技术实验箱3、正负5V电源4、I/O接口线四、软件的使用在安装Xilinx10.1软件时,需要一个ID号,其实这个ID号是可以重复使用的,几个同学在官网注册后就可以共享ID号了。安装完成之后就可以使用这个软件编写相应的VHDL的程序。1.新建工程File—>NewProject弹出下面的对话框输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。以后的步骤一般都是单击Next(有些资料上会介绍有些这些步骤的具体功能,但对于本实验不必用到),最后单击Finish,完成新建一个工程。在窗口的左边会出现刚刚新建的工程,如下:2.新建一个VHDL的源文件。在上图中,右击工程选择NewSource,弹出如下对
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