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计算机通信网络原理实验二

第一篇：计算机通信网络原理实验二实验二局域网共享介质访问控制方式CSMA/CD模拟【实验目的】了解局域网共享介质访问控制方式的必要性和重要性，掌握此类算法分析和设计的基本思路；进一步理解、掌握算法CSMA/CD基本原理，理解CSMA/CD算法；掌握所选的编程环境及编程调试的方法。【实验内容】用MATLAB编写一个仿真站点随机访问共享10Mbps信道的CSMA访问控制程序。要求画图分析比较站点数（即网络负载）对网络吞吐量的影响。【实验原理】CSMA/CD原理（参见教材）。【实验步骤】1.复习CSMA工作原理，掌握此种局域网共享介质访问控制方式工作过程；2.按实验内容要求设计程序框图；3.按程序框图进行编码调试；4.运行程序，观察分析实验结果，并进行必要的改进；5.撰写实验报告。请大家自行安装MATLAB软件实验报告中给出代码，仿真图，并作出必要的分析第二篇：通信原理实验二通信原理实验二数字锁相环一实验目的1、了解数字锁相环的基本概念2、熟悉数字锁相环与模拟锁相环的指标3、掌握全数字锁相环的设计二实验仪器1、JH5001通信原理综合实验系统2、20MHz双踪示波器3、函数信号发生器三实验原理和电路说明数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。在该模块中，各测试点定义如下：1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz）2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz）3、TPMZ03：外部输入时钟÷4分频后信号（16KHz）4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz）5、TPMZ05：数字锁相环调整信号四实验内容以及观测结果准备工作：用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J007（实验箱左端）。1.锁定状态测量用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；由上图可看出，将64KHz的TTL信号送入端口J007时，TPMZ03、TPMZ02上升沿对齐，环路锁定。2.数字锁相环的相位抖动特性测量数字锁相环在锁定时，输出信号存在相位抖动是数字锁相环的固有特征。测量时，以TPMZ03为示波器的同步信号，用示波器测量TPMZ02，仔细调整示波器时基，使示波器刚好容纳TPMZ02的一个半周期，观察其上升沿。可以观察到其上升较粗（抖动），其宽度与TPMZ02周期的比值的一半即为数字锁相环的时钟抖动。由上图可看出上升较粗（抖动）宽度约为0.45格，整个周期约是6.2格，因而数字锁相环的时钟抖动为0.45/(6.2*2)=0.0363。3.锁定过程观测用示波器同时观测TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；复位通信原理综合实验系统，则FPGA进行初始化，数字锁相环进行重锁状态。此时，观察它们的变化过程（锁相过程）。在第一项实验内容锁相状态测量时，观测TPMZ03、TPMZ02的波形上升沿对齐，环路锁定。复位通信原理综合实验系统，波形随即变为两直线，如上图，然后几秒后又重新恢复锁定状态。4.同步带测量（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J007。用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；正常时环路锁定，该两信号应为上升沿对齐。（2）缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。（3）调整函数信号发生器频率，使环路锁定。缓慢降低函数信号发