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FPGA跨时钟域设计--Multi-AsynchronousClockDesignofFPGA主要内容为什么讨论多时钟域设计亚稳态什么是亚稳态亚稳态最终收敛于0或1或者振荡引起亚稳态的原因从tsu,th和tco的角度看亚稳态亚稳态对系统可靠性的危害如何评估其危害－MTBFMTBFMTBF计算一个例子如何减少亚稳态的风险同步化技术同步器（two-stageofflip-flops）同步器分类基本同步器－电平同步器边沿检测同步器－慢时钟域到快时钟域脉冲同步器－快时钟域到慢时钟域同步器设计推荐的做法使用同步器需要注意的问题同步器寄存器之间的不能有组合逻辑快时钟域到慢时钟域多位控制信号跨时钟域总线信号跨时钟域保持寄存器和握手保持寄存器和握手FIFOFIFO写满和读空标志的产生异步FIFO设计1.BinaryCode结合保持握手2.GrayCode结合同步器空满标志的产生跨时钟域处理实例总结
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