VHDL时钟程序-豆柴文库

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libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityCounter_m_f_sis
	port
	(
		clk,reset:instd_logic;
		bcd_h_m	:outstd_logic_vector(3downto0);--秒钟个位输出
		bcd_l_m	:outstd_logic_vector(3downto0);--秒钟十位输出
		bcd_l_f	:outstd_logic_vector(3downto0);--分钟个位输出
		bcd_h_f	:outstd_logic_vector(3downto0);--分钟十位输出
		bcd_l_s	:outstd_logic_vector(3downto0);--时钟个位输出
		bcd_h_s	:outstd_logic_vector(3downto0);--时钟十位输出
		up:outstd_logic
	);
	endCounter_m_f_s;
	architecturebehavofCounter_m_f_sis
signalbcd_h_m_r:std_logic_vector(3downto0);--秒钟个位内部信号
signalbcd_l_m_r:std_logic_vector(3downto0);--秒钟十位内部信号
signalbcd_h_f_r:std_logic_vector(3downto0);--分钟个位内部信号
signalbcd_l_f_r:std_logic_vector(3downto0);--分钟十位内部信号
signalbcd_h_s_r:std_logic_vector(3downto0);--时钟个位内部信号
signalbcd_l_s_r:std_logic_vector(3downto0);--时钟个位内部信号
signalup_r1:std_logic;
signalup_r2:std_logic;
begin
U1:process(clk,reset)--秒钟
begin
ifreset='0'then
bcd_h_m_r<="0000";bcd_l_m_r<="0000";up_r1<='0';
else
ifclk'eventandclk='1'then
ifbcd_h_m_r="0101"andbcd_l_m_r="1001"then
bcd_h_m_r<="0000";--59秒，分钟进一
bcd_l_m_r<="0000";
up_r1<='1';
else
ifbcd_l_m_r(3downto0)="1001"then--秒的个位为9，十位进一，分钟不进为
bcd_l_m_r(3downto0)<="0000";
bcd_h_m_r(3downto0)<=bcd_h_m_r(3downto0)+1;
up_r1<='0';
else
bcd_l_m_r(3downto0)<=bcd_l_m_r(3downto0)+1;
up_r1<='0';
endif;
endif;
endif;
endif;
endprocess;
bcd_h_m<=bcd_h_m_r;
bcd_l_m<=bcd_l_m_r;

U2:process(up_r1,reset)--分钟
begin
ifreset='0'then
bcd_h_f_r<="0000";bcd_l_f_r<="0000";up_r2<='0';
else
ifup_r1'eventandup_r1='1'then
ifbcd_h_f_r="0101"andbcd_l_f_r="1001"then--59分，时钟进一
bcd_h_f_r<="0000";
bcd_l_f_r<="0000";
up_r2<='1';
else
ifbcd_l_f_r(3downto0)="1001"then--分的个位为9，十位进一，时钟不进位
bcd_l_f_r(3downto0)<="0000";
bcd_h_f_r(3downto0)<=bcd_h_f_r(3downto0)+1;
up_r2<='0';
else
bcd_l_f_r(3downto0)<=bcd_l_f_r(3downto0)+1;
up_r2<='0';
endif;
endif;
endif;
endif;
endprocess;
bcd_h_f<=bcd_h_f_r;
bcd_l_f<=bcd_l_f_r;

U3:process(up_r2,reset)——时钟
begin
ifreset='0'then
bcd_h_s_r<="0000";bcd_l_s_r<="0000";