VHDL数字系统设计设计实例例程.pdf

VHDL数字系统设计设计实例例程

1、ramlibraryieee;

useieee.std_logic_1164.all;entityram_visport(

rw,clk:instd_logic;io:outstd_logic);endram_v;

port(d,clk:instd_logic;

rer1:dff

portmap(d=>io,clk=>clk,q=>tmp0);rer2:tri_v

portmap(datain=>tmp0,outen=>rw,dataout=>io);endcpld;

2、三人表决器

三人表决器的功能叙述：三个人分别用手指敲击控制器sw1、sw2、sw3去则表示自己
的意愿，如果对某决议同意，各人就把自己的指拨控制器挥至高电平（上方），不同意就
把自己的指拨控制器挥至低电平（下方）。投票表决结果用led（高电平暗）表明，如果
决议通过那么实验板上l2（黄灯）暗；如果不通过那么实验板上l1（红灯）暗；如果对
某个决议存有任一二至三人同意，那么此决议通过，l2暗；如果对某个决议只有一个人或
没法同意，那么此决议不通过，l1暗（1）、

entitymajis

port(a,b,c:inbit;m:outbit);endmaj;

architectureconcurrentofmajisbegin

witha&b&cselect

、

libraryieee;

useieee.std_logic_1164.all;entitymajority_voteris

port(sw:instd_logic_vector(3downto1);l:outstd_logic_vector(2downto1));--
l2isayellowledandl1isaredledendmajority_voter;

architectureconcurrentofmajority_voterisbegin

withswselect
l<=\when\when\when\endconcurrent;(3)、
entitymajisport(a,b,c:inbit;m:outbit);endmaj;

--structuralstylearchitecture

architecturestructureofmajis

signalw1,w2,w3:bit;begin

gate2:and2portmap(b,c,w2);gate3:and2portmap(a,c,w3);

gate4:or3portmap(w1,w2,w3,m);endstructure;

3、led七段译码

--description:bintosevensegmentsconverter

--segmentencoding--a--+---+--f||b

--+---+

--enable(en)active:high--outputs(data_out)active:low

libraryieee;

useieee.std_logic_1164.all;entitybin27segisport(data_in:instd_logic_vector(3do
wnto0);en:instd_logic;data_out:outstd_logic_vector(6downto0));endentity;

architecturebin27seg_archofbin27segisbegin

nothers=>null;

endcase;endif;endprocess;

endarchitecture;

4、8十一位流水灯设计

该流水灯除了输入有：时钟端、使能端和清零端，输出为8个led指示灯。清零端为
低电平时回到最初始状态，输出为o1灯亮，为高电平时无作用；使能端低电平时流水灯
停止，高电平时流水灯继续流动；时钟端为系统时钟输入，要求8个led指示灯向右流动，
变化顺序依次为
o1灯亮o2灯亮o3灯亮o4灯亮o5灯亮o6灯亮o7灯亮回到o1

（1）从左向右连续显示libraryieee;

useieee.std_logic_1164.all;useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;entitylight2is

port(clk:instd_logic;--时钟信号en:instd_logic;--CX600X掌控信号
m:outstd_logic_vector(7downto0));--掌控8个灯的输入信号

endlight2;

architecturebehavioraloflight