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eda技术课程总结与心得--整理版

第一篇:eda技术课程总结与心得--整理版【第一章】1、FPGA芯片的发展主要体现在哪几个方面?未来的发展趋势是什么?(1)大容量、低电压、低功耗(2)系统级高密度(3)FPGA和ASIC出现相互融合。(4)动态可重构2、EDA技术的优势是什么?缩短开发周期,有各类库的支持,简化逻辑设计,有利于设计文档的管理,能仿真测试,开发者有自主权,将所有开发环节纳入统一的自顶向下的设计中,有效的利用了计算机的自动设计能力。3、EDA的设计流程包括哪几个环节?①设计输入(原理图/HDL文本编辑)②综合③FPGA/CPLD适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。4、硬件描述语言的种类有哪些?VHDL、VerilogHDL、SystemVerilog、SystemC等5、自顶向下设计方法的优点是什么?过程大部分由计算机完成,可植性强,便于系统的优化和升级,以及对模型进行及时的修改,以改进系统或子系统的功能,更正设计错误,提高目标系统的工作速度,减小面积耗用,降低功耗和成本等。在EDA技术应用中,自顶向下的设计方法,就是在整个设计流程中各设计环节逐步求精的过程。高效,高稳定性,省时省力,成本较低。6、ip核可分为哪几类?①软IP、②固IP、③硬IP7、ip在EDA技术的应用和发展中的意义是什么?IP就是将某些功能固化,而当EDA设计也需要这些功能的时候,就可以直接将植入了此功能的IP拿过来直接用,而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP核具有规范的接口协议,良好的可移植与可测试性,为系统开发提供了可靠的保证。【第二章】1、可编程逻辑器件经历哪些发展过程?PLD,PLA,PAL,GAL,EPLD,CPLD/FPGA2、FPGA的配置方式有哪些?PS(被动串行)、PPS(被动并行同步)、PPA(被动并行异步)、PSA(被动串行异步)、JTAG模式、AS(主动串行)3、JTAG?JTAG是英文“JointTestActionGroup(联合测试行为组织)”的词头字母的简写。JTAG边界扫描技术。【第三章】1、verilog中标示符的命名规则是什么?a.标识符VerilogHDL中的标识符(Identifier)是由任意字母、数字、$符号和_(下划线)符号的组成的字符序列,但标识符的第一个字符必须是字母或者下划线。此外,标识符是区分大小写的。转义表示符(EscapedIdentifier)为在标识符中包含任何可打印字符提供了一条途径。转义标识符(反斜线)符号开头,以空白结尾(空白可以是空格、制表符或换行符)。在转义标识符中,反斜线和结束空格并不是转义标识符的一部分。VerilogHDL语言中定义了一系列保留标识符,叫做关键词,仅用于表示特定的含义。注意只有小写的关键词才是保留字。指导原则:不能用大小写混用字符串表示关键词,也不能把转义的关键词作为标识别符。b.注释在VerilogHDL中有2种形式的注释:/*开始,直到*///第二种形式:到本行结束为止c.格式VerilogHDL是大小写敏感的,也就是说,字符相同而字体(大小写)不同的两个标识符是不同的。此外,VerilogHDL语句的格式很自由,即语句结构既可以跨越多行编写,也可以在一行内编写。空白(空白行、制表符和空格)没有特殊含义。指导原则:行的长度必须小于132个字符。2、端口模式有哪些?1、INPUT2、OUTPUT3、INOUT双向端口3、Verilog中有哪些基本的数据类型?Reg,wire,parameters,integer4、verilog中两种基本的数据类型net(wire)和reg的区别两者的区别是:即存器型数据保持最后一次的赋值,而线型数据需要持续的驱动输入端口可以由net/reg驱动,但输入端口只能是net;输出端口可以使net/reg类型,输出端口只能驱动net;若输出端口在过程块中赋值则为reg型,若在过程块外赋值则为net型用关键词inout声明一个双向端口,inout端口不能声明为寄存器类型,只能是net类型。wire表示直通,即只要输入有变化,输出马上无条件地反映(如与、非门等简单的连接);reg表示一定要有触发,输出才会反映输入。不指定就默认为1位wire类型。专门指定出wire类型,可能是多位或为使程序易读。wire只能被assign连续赋值,reg只能在initial和always中赋值。wire使用在连续赋值语句中,而reg使用在过程赋值语句中。wire若无驱动连接,其值为z,reg默认初始值为不定值x。reg表示一定要有触发,没有输入的时候可以保持原来的值,但不直接与实际的硬件电路对应。5、verilog中的时钟过程表述的特点和规律1.某信号被定义成
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